CONTROLE E PROCESSOS INDUSTRIAIS

Síntese lógica em Verilog-FPGA

Este curso tem como objetivo a capacitação em descrição de circuitos lógicos usando Verilog, tanto na forma comportamental quanto na forma estrutural, para síntese. Capacitação em ferramentas de síntese usando Verilog e programação de dispositivos lógicos programáveis. Destinado a engenheiros, técnicos e profissionais que desejam atuar no desenvolvimento e aplicação de circuitos e sistemas digitais.

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Ultima atualização 08/01/2026

Sobre este curso

Conteúdo:

Introdução à Microeletrônica;
Linguagens de descrição;
Construções básicas em verilog;
Sinais expressões e operadores;
Descrição estrutural;
Arquiteturas;
Multi-processo;
Descrição comportamental;
Codificação para síntese;
Técnicas de modelagem;
Temporização e atrasos;
Modelamento e síntese de circuitos lógicos combinacionais;
Modelamento e síntese de circuitos síncronos;
Modelamento e síntese de máquina de estados;
Síntese lógica de blocos;
Análise estática e temporização;
Circuitos aritméticos;
Interconexões;
Testabilidade;
Considerações práticas;
Dispositivos programáveis;
Ferramentas de programação;
Aplicações e estudos de casos.

Turmas Disponíveis

Instrutores	Local	Preço	Tipo	Vagas	Prazo de Inscrição	Data de Início	Data de Término
Tales Cléber Pimenta, Robson Luiz Moreno, Gabriel Antonio Fanelli de Souza	Avenida Coronel Rennó, 07 - Centro - Antigo prédio da UNIFEI \| Itajubá/MG	R$3.000,00	Presencial	0/60 60 vagas	04/05/2026	11/05/2026	15/05/2026
Tales Cléber Pimenta, Robson Luiz Moreno, Gabriel Antonio Fanelli de Souza	Avenida Coronel Rennó, 07 - Centro - Antigo prédio da UNIFEI \| Itajubá/MG	R$3.000,00	Presencial	0/60 60 vagas	13/10/2026	19/10/2026	23/10/2026